Q91.
一個典型的SPLDIC，它的包裝裡包含8-10 個Macrocell，Macrocell 的規劃是可以選擇的，其規劃特色包含下列何者？
數位電子 · 乙級 · 電腦與周邊設備 · Q91
難易度分析
4 / 5
此題為複選題型，需同時判斷多個選項的正確性。難度在於考生必須精確區分 SPLD/CPLD 與 FPGA 在硬體架構上的核心差異，特別是關於時脈分配與正反器資源配置的細節，具備明顯的知識陷阱以區別不同類型的可程式邏輯元件。
正確答案 (複選)：①, ②, ④
- ① 暫存器的清除與設定的選擇:Macrocell 內的 正反器（Flip-Flop） 提供 Preset（預設） 與 Clear（清除） 信號的選擇功能，設計者可依邏輯需求設定初始狀態與重置條件，此為 SPLD/CPLD 架構的標準特色。
- ② 選擇時脈邊緣觸發的極性:時脈邊緣觸發極性 可設定為 上升緣（Rising Edge） 或 下降緣（Falling Edge） 觸發，此彈性使 Macrocell 能適應不同的時序設計需求，屬於可規劃的邏輯資源。
- ④ 使用或不使用正反器的能力:Macrocell 具備 組合邏輯（Combinational Logic） 與 時序邏輯（Sequential Logic） 的切換能力，設計者可選擇是否啟用正反器，使同一區塊能彈性配置為純 AND-OR 結構或含 D-FF 的暫存結構。
錯誤選項解析
- ③ 所有的正反器都有獨立的時脈輸入:SPLD/CPLD 架構中，正反器並非全部擁有獨立時脈輸入，而是共享 全域時脈（Global Clock） 或區域時脈資源；獨立時脈為 FPGA 的架構特色，此選項混淆了兩種可程式邏輯元件的差異。
Learning Tip
"本題核心考點為 SPLD/CPLD Macrocell 的可規劃特性。常考陷阱在於混淆 SPLD/CPLD 與 FPGA 的架構差異：SPLD 的 Macrocell 共享時脈資源，而 FPGA 的 CLB（Configurable Logic Block） 才具備更細緻的獨立時脈控制。實務上需熟記 Macrocell 的三大可規劃項目：正反器啟用/旁通、時脈極性選擇、Preset/Clear 控制。"
學員答題分佈
①暫存器的清除與設定的選擇0%
②選擇時脈邊緣觸發的極性0%
③所有的正反器都有獨立的時脈輸入0%
④使用或不使用正反器的能力0%
此答題分佈是根據學員在 LongePass 模擬考等實際作答紀錄計算而成。與考友分享這道歷屆試題與詳細解析！