Q98.
有關Verilog HDL 資料型態（Data Types）中Wire（接線）語法，下列敘述何者正確？
數位電子 · 甲級 · 數位系統設計 · Q98
難易度分析
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此題測驗受測者對 Verilog HDL wire 宣告與位寬數值格式的理解，需要辨別兩條正確敘述；選項設計故意將 1'b0 與 1'b1 與十進位值混淆，增加辨識難度；因此屬於一般難度。
正確答案 (複選)：①, ②
- ① wire b , c;表示宣告2 條接線，且命名為b 與c:在 Verilog HDL 中，`wire b, c;` 是標準的多訊號宣告語法，可於同一行使用逗號分隔來宣告多條 wire 類型訊號，命名為 b 與 c。
- ② wire a=b&c;表示宣告1 條接線a，並指定它為b&c:`wire a = b & c;` 屬於連續賦值（Continuous Assignment） 語法，宣告 wire a 的同時，將其驅動為 b 與 c 的邏輯 AND 運算結果。
錯誤選項解析
- ③ wire d=1’b0;表示宣告1條接線，並指定它的值為一個固定值1:`1'b0` 表示 1 位元寬度的二進位數值 0，而非數值 1。此語法將 wire d 固定驅動為邏輯低電位（Logic Low）。
- ④ wire d=1’b1;表示宣告1 條接線，並指定它的值為2:`1'b1` 表示 1 位元寬度的二進位數值 1，而非數值 2。Verilog 中的 `'b` 前綴代表二進位格式，後方數字僅為 0 或 1。
Learning Tip
"Verilog 數值格式 為 `位寬'進制數值`，常見考點包含 `'b`（二進位）、`'h`（十六進位）、`'d`（十進位）的正確寫法。注意 wire 類型 僅能用於組合邏輯，不可在 `always` 區塊中賦值，此為與 reg 類型 的核心差異。"
學員答題分佈
①wire b , c;表示宣告2 條接線，且命名為b 與c0%
②wire a=b&c;表示宣告1 條接線a，並指定它為b&c0%
③wire d=1’b0;表示宣告1條接線，並指定它的值為一個固定值10%
④wire d=1’b1;表示宣告1 條接線，並指定它的值為20%
此答題分佈是根據學員在 LongePass 模擬考等實際作答紀錄計算而成。與考友分享這道歷屆試題與詳細解析！