Q45.
有一同步計頻電路，係由4 個不同型式的正反器所組成，其傳遞延遲（propagation delay）時間分別為20ns、40ns、50ns、100ns，此電路最高可量度的頻率為何？
數位電子 · 乙級 · 數位邏輯設計 · Q45
難易度分析
2 / 5
此題考查同步電路時序限制的基本觀念，要求考生識別出影響電路最高工作頻率的關鍵限制因素。選項中包含了多個基於不同延遲時間計算出的數值，旨在測試考生是否能精確掌握同步電路與時序約束的關聯性，而非僅僅進行簡單的數學倒數運算。
正確答案：①10MHz
① 10MHz:同步計頻電路的最大工作頻率由所有正反器中最長的傳遞延遲時間決定。本題中最大延遲為 100ns，故最高頻率 f_max = 1/100ns = 10MHz，此為正確答案。
錯誤選項解析
- ② 20MHz:20MHz 對應的週期為 50ns，此數值可能誤取了第三個正反器的延遲時間（50ns）來計算，但正確做法應取最大延遲值 100ns，故此選項錯誤。
- ③ 25MHz:25MHz 對應的週期為 40ns，此數值可能誤取了第二個正反器的延遲時間（40ns）來計算，但同步電路必須以最慢的正反器（100ns）為基準，故此選項錯誤。
- ④ 50MHz:50MHz 對應的週期為 20ns，此數值可能誤取了第一個正反器的延遲時間（20ns）來計算，但同步計頻電路的頻率上限取決於最長延遲路徑，故此選項錯誤。
Learning Tip
"同步計數器/計頻電路的核心考點在於：所有正反器共用同一個時脈訊號（Clock），因此電路的最高工作頻率受限於傳遞延遲最長的正反器。解題關鍵為找出 opts 中最大的 propagation delay 值，再以 f_max = 1/t_max 計算。常見陷阱是誤將各延遲時間相加（非同步電路的算法）或誤選較小的延遲值來計算。在數位邏輯設計實務中，此觀念直接影響時序約束（Timing Constraint）與電路能否穩定運作。"
學員答題分佈
①10MHz0%
②20MHz0%
③25MHz0%
④50MHz0%
此答題分佈是根據學員在 LongePass 模擬考等實際作答紀錄計算而成。與考友分享這道歷屆試題與詳細解析！