Q421.
如下圖所示為一正緣觸發之JK 正反器(Flip Flop)邏輯電路，當J=K=1時，則下列時序(clock)與輸出(Q)何者正確?
視聽電子 · 丙級 · 音響檢修 · Q421
難易度分析
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本題要求考生將JK正反器的翻轉模式與正緣觸發之時間特性結合分析，需在多個時序圖中精確辨識輸出訊號與時鐘上升沿的對應關係，具有一定的邏輯推論與圖表分析難度。
正確答案：①
① :當 JK 正反器 的 J=K=1 時處於 計數（Toggle）模式，在每個 正緣觸發（rising edge） 時輸出 Q 會翻轉狀態。此圖正確顯示 Q 在第一個 clock 正緣由低變高，第二個正緣由高變低，符合正反器翻轉特性。
:當 JK 正反器 的 J=K=1 時處於 計數（Toggle）模式，在每個 正緣觸發（rising edge） 時輸出 Q 會翻轉狀態。此圖正確顯示 Q 在第一個 clock 正緣由低變高，第二個正緣由高變低，符合正反器翻轉特性。錯誤選項解析
- ②
:此圖的 Q 輸出變化時機與 clock 正緣的對應關係不正確，觸發延遲 的呈現方式不符合正緣觸發 JK 正反器的理想時序行為。 - ③
:此圖顯示 Q 輸出恆為低電位，完全沒有隨 clock 脈波翻轉，這違反了 J=K=1 時 Toggle 模式 的基本運作原理，相當於正反器未動作。 - ④
:此圖顯示 Q 僅在第一個 clock 正緣翻轉為高電位，但第二個正緣時未再次翻轉，不符合 JK 正反器在 J=K=1 時每個正緣都應翻轉 的特性。
Learning Tip
"JK 正反器 在 J=K=1 時為 Toggle（翻轉）模式，是設計 計數器 的基礎。常考陷阱為混淆 正緣觸發（clock 由低到高時動作）與 負緣觸發（由高到低時動作），解題時需仔細觀察 clock 輸入端的三角形符號方向。另外需注意 SET 與 CLR 為非同步控制端，若被致能會直接覆蓋 clock 控制。"
學員答題分佈
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0%此答題分佈是根據學員在 LongePass 模擬考等實際作答紀錄計算而成。與考友分享這道歷屆試題與詳細解析！