Q127.
下圖所示，其功能之敘述下列何者正確？
數位電子 · 乙級 · 數位邏輯設計 · Q127
難易度分析
4 / 5
本題屬於複選題型，要求考生精確判斷電路架構的雙重功能。除了需要辨識電路屬於多個全加器並列排列的特性外，還需理解如何透過 XOR 閘與控制訊號實現加法與減法運算的轉換。同時，考生必須能有效區分並列架構與串列架構在運算邏輯上的本質差異。
正確答案 (複選)：①, ②
- ① 並列加法器:此電路為並列加法器架構，利用多個全加器 (Full Adder) 並聯排列，可同時對多個位元執行加法運算，進位訊號由低位元依序傳遞至高位元。
- ② 並列減法器:此電路亦可作為並列減法器運作，透過XOR 閘控制輸入訊號是否進行1 的補數轉換，並配合進位輸入 (Cin) 實現2 的補數減法運算。
錯誤選項解析
- ③ 串列加法器:串列加法器僅使用單一全加器逐位元處理資料，需搭配移位暫存器依序輸入，與圖中多個全加器並聯的架構不同。
- ④ 串並列減法器:串並列減法器並非標準電路分類，圖中所示為純粹的並列架構，所有位元同時參與運算，非串列與並列混合設計。
Learning Tip
"此題核心考點為並列加減法器的電路辨識。關鍵在於理解並列加法器與並列減法器實為同一電路，僅差在模式控制訊號是否對第二運算元取補數。常考陷阱為混淆串列（逐位元處理、節省硬體但速度慢）與並列（同時處理所有位元、速度快但硬體成本高）的架構差異。實務上，超前进位加法器 (Carry-Lookahead Adder) 可解決並列加法器的進位傳遞延遲問題。"
學員答題分佈
①並列加法器0%
②並列減法器0%
③串列加法器0%
④串並列減法器0%
此答題分佈是根據學員在 LongePass 模擬考等實際作答紀錄計算而成。與考友分享這道歷屆試題與詳細解析！