Q130.
有關在Verilog HDL 中有兩種主要資料型態，下列何者正確？
數位電子 · 乙級 · 數位邏輯設計 · Q130
難易度分析
3 / 5
此題屬於多選題，要求考生必須精確辨識兩大基本資料型態的分類層級。題目設計了包含子類型與硬體功能元件的選項作為干擾項，考生需具備區分「類別名稱」與「具體類型」或「硬體元件」的能力，才能正確完成所有選項的判別。
正確答案 (複選)：①, ③
- ① 線路（Nets）：代表連線，不能儲存內容，代表閘或模組之間的連線，不可以被指定（assign）:線路（Nets） 是 Verilog HDL 的兩大基本資料型態之一，用於表示閘或模組之間的物理連線，其值由驅動源即時決定，不具備狀態儲存能力。
- ③ 暫存（Reg）：代表存儲空間，就像暫存器一樣，儲存某值，直到下次被指定（assign）為止:暫存（Reg） 是 Verilog HDL 的另一大基本資料型態，代表具儲存能力的變數，可在 always 或 initial 程序區塊中被指定，並保持數值直到下次被重新指定為止。
錯誤選項解析
- ② 線路（Wire）：代表連線，不能儲存內容，代表閘或模組之間的連線，可以被指定（assign）:Wire 僅是 Nets 的其中一種子類型，題目詢問的是「兩大主要資料型態」的類別名稱，應以 Nets 為正確分類名稱，而非其子類型 Wire。
- ④ 記憶體（Rom）：代表存儲空間，就像暫存器一樣，儲存某值，直到下次被指定（assign）為止:ROM 並非 Verilog HDL 的基本資料型態，正確應為 Reg。ROM 屬於硬體記憶體元件，而 Verilog 中用於表示儲存空間的資料型態是 Reg，兩者名詞不可混淆。
Learning Tip
"本題核心考點為 Verilog HDL 的兩大資料型態：Nets（線路）與 Reg（暫存）。常見陷阱是將 Nets 的子類型（如 wire、tri、wand 等）與主要類別混淆，或將硬體元件名稱（如 ROM、RAM）誤認為資料型態。切記：Nets 用於連線與即時信號傳遞，Reg 用於程序區塊中的數值儲存，兩者在 可合成（synthesizable）電路設計中各有明確的使用情境。"
學員答題分佈
①線路（Nets）：代表連線，不能儲存內容，代表閘或模組之間的連線，不可以被指定（assign）0%
②線路（Wire）：代表連線，不能儲存內容，代表閘或模組之間的連線，可以被指定（assign）0%
③暫存（Reg）：代表存儲空間，就像暫存器一樣，儲存某值，直到下次被指定（assign）為止0%
④記憶體（Rom）：代表存儲空間，就像暫存器一樣，儲存某值，直到下次被指定（assign）為止0%
此答題分佈是根據學員在 LongePass 模擬考等實際作答紀錄計算而成。與考友分享這道歷屆試題與詳細解析！