Q134.
有關Verilog HDL 四個抽象的描述層次，下列敘述何者正確？
數位電子 · 乙級 · 數位邏輯設計 · Q134
難易度分析
4 / 5
此題為複選題，需要精確掌握 Verilog HDL 各個抽象層次（從行為層次到開關層次）的定義與彼此間的層級關係。選項中包含對層次歸屬、描述方式（結構式 vs 行為式）以及最低抽象層次的辨析，考生必須完整理解各層次的特性才能避免落入層級混淆或描述類型誤判的陷阱。
正確答案 (複選)：②, ③
- ② RTL 為行為層次與資料流層次的混合描述:RTL（Register Transfer Level）結合了行為描述（如 `always` 區塊中的程序語句）與資料流描述（如 `assign` 連續賦值語句），是數位設計中最常用的抽象層次。
- ③ 邏輯閘層次屬於結構描述而非行為描述:邏輯閘層次使用基本閘（如 `and`、`or`、`not`）以實體連接方式描述電路，屬於結構描述（Structural），不涉及行為或演算法的表達。
錯誤選項解析
- ① NOT 閘屬於開關層次:NOT 閘屬於邏輯閘層次（Gate-level），而非開關層次（Switch-level）。開關層次是使用 MOS 電晶體（如 `nmos`、`pmos`）作為基本描述單元。
- ④ 邏輯閘為最低層次模組:Verilog HDL 的最低層次是開關層次（Switch-level），使用電晶體開關元件描述；邏輯閘層次位於開關層次之上，並非最低層次。
Learning Tip
"Verilog HDL 五個抽象層次由高至低依序為：行為層次（Behavioral）→ 資料流層次（Dataflow）→ 邏輯閘層次（Gate-level）→ 開關層次（Switch-level），其中 RTL 為行為與資料流的混合體。常考陷阱為混淆「結構描述」與「行為描述」的歸屬，以及誤認邏輯閘為最低層次。實務上 RTL 設計是 FPGA 與 ASIC 流程的核心，需熟練 `always` 區塊與 `assign` 語句的應用差異。"
學員答題分佈
①NOT 閘屬於開關層次0%
②RTL 為行為層次與資料流層次的混合描述0%
③邏輯閘層次屬於結構描述而非行為描述0%
④邏輯閘為最低層次模組0%
此答題分佈是根據學員在 LongePass 模擬考等實際作答紀錄計算而成。與考友分享這道歷屆試題與詳細解析！